Język Verilog HDL dla sprzętu SI

Szybki rozwój sztucznej inteligencji (AI), sztucznych sieci neuronowych (ANN) oraz głębokich sieci neuronowych (DNN) spowodował duże zapotrzebowanie na wysokowydajne, energooszczędne i wydajne akceleratory sprzętowe. Współczesne aplikacje sieci neuronowych wymagają wykonania ogromnej liczby operacji obliczeniowych, w których jednostka mnożenia i akumulacji (MAC) odgrywa kluczową rolę w przeprowadzaniu procesów mnożenia i akumulacji. Ponieważ operacje MAC dominują w obliczeniach sieci neuronowych, optymalizacja architektury MAC bezpośrednio poprawia ogólną wydajność akceleratorów AI. Niniejsza książka przedstawia projekt i implementację w układzie FPGA szybkiej i oszczędzającej powierzchnię architektury MAC z potokiem, przeznaczonej do akceleracji sieci neuronowych z wykorzystaniem języka Verilog HDL. Proponowana architektura integruje mnożnik Vedic do szybkiego równoległego generowania iloczynów cząstkowych oraz sumarkę z selekcją przeniesienia pierwiastka kwadratowego (SQRT-CSLA) opartą na konwerterze binarnym na nadmiarowy 1 (BEC) w celu wydajnej akumulacji. Niniejsza praca jest przeznaczona dla studentów, naukowców, projektantów układów FPGA oraz specjalistów z dziedziny VLSI zainteresowanych opracowywaniem wydajnych rozwiązań sprzętowych dla aplikacji sztucznej inteligencji i głębokiego uczenia się nowej generacji.